ЖУРНАЛ СТА №4/2019

ческим излучением. К ним относятся та- кие эффекты, как SEU (Single Event Up- sets – одиночные сбои) или MBU (Mul- ti-Bit Upsets –множественные сбои), ко- гда один или несколько битов в тригге- рах или ячейках ОЗУ инвертируются, то есть случайным образом меняются с 0 на 1 или наоборот. Это особенно касается компонентов памяти и FPGA, играю- щих важную роль в разработках MEN. FPGA (или ПЛИС) не только являются частью воутеров для процессоров, но и контролируют банки оперативной памя- ти. С целью автоматического выявления и исправления битовых ошибок можно вместо одного установить три банка па- мяти, то есть использовать тройное мо- дульное резервирование (TMR – Triple Modular Redundancy). Все операции чте- ния и записи будут выполняться парал- лельно и одновременно во всех банках. Воутер анализирует данные, считанные из ячеек памяти, по принципу приори- тета большинства (мажоритарная логи- ка). Вся память,таким образом, перио- дически контролируется в фоновом ре- жиме – одно слово с каждым циклом об- новления. Мажоритарное значение за- писывается обратно во все ячейки. Этот предотвращающий накопление «пере- вёрнутых» битов механизм называется очисткой памяти. Аналогичным образом разработчики ИС также сделали более надёжными триггеры в регистрах ПЛИС. Случайное переключение триг- геров может привести к нескольким раз- личным эффектам ошибок на интер- фейсах ПЛИС, от искажённых выход- ных данных до полностью ошибочного поведения. Инструмент для синтеза без- опасных компонентов позволяет пре- образовать один триггер в блок из трёх триггеров, объединённых по выходам мажоритарной логикой 2oo3 (рис. 4). Частота отказов таких блоков TMR со- ставляет примерно 0,000001 FIT (Failure in Time – отказ в единицу времени), что делает их (по сравнению с вероятностью других отказов в системе) практически абсолютно надёжными. IP-ядра внутри FPGA были разработаны в соответствии со стандартом авионикиDO-254 (Design Assurance Guidance for Airborne Electronic Hardware – руководство по безопасному проектированию бортового электронно- го оборудования). В итоге можно ис- пользовать стандартные компоненты FPGA такой конструкции даже в без- опасном компьютере. При своей устой- ОБ ЗОР / В С Т Р АИВ А ЕМЫЕ СИС Т ЕМЫ СТА 4/2019 32 www.cta.ru D-триггер Данные Синхронизация Данные Синхронизация D-триггер D Q D-триггер D Q Q D-триггер D Q D-триггер D Q Инструмент тройного модульного резервирования Мажоритарная логика A B C Y Рис. 4. Строенный триггерный блок TMR в матрице FPGA ОФИЦИАЛЬНЫЙ ДИСТРИБЬЮТОР • Кодирование в MPEG-4 / H.264 (AVC) • Захват, запись, вывод на экран и передача многока- нальных NTSC/PAL видеопотоков и видеоданных • Системные решения (COTS) для серверов цифрового видео и цифровых видеомагнитофонов (DVR) • Специализированные программные комплекты разработчика PC/104 • PC/104-Plus • PCI/104-Express • CompactPCI • CompactPCI Serial • miniPCI ADVANCED MICRO PERIPHERALS 20 ЛЕТ ОПЫТА В СФЕРЕ ВСТРАИВАЕМЫХ ВИДЕОРЕШЕНИЙ