СОВРЕМЕННАЯ ЭЛЕКТРОНИКА 2010-5

ЭЛЕМЕНТЫ И КОМПОНЕНТЫ 32 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 5 2010 при дистанционном обновлении системы. Блок схема системного контроллера на ПЛИС MAX II CPLD EPM2210 с цепями внешних связей показана на рисунке 3. Системный контроллер содержит PFL (парал лельный загрузчик флэш памяти), набор регистров, кодер и декодер и т.д. Новая ПЛИС располагает встроен ным IP ядром для шины PCIe. На ри сунке 4 приведена блок схема аппа ратной реализации PCI Express Hard IP, содержащая модули аналоговой PMA (Physical Medium Attachment) и цифровой PCS (Physical Coding Sub layer) составляющих схемы транси вера, а также управления LMI (Local Management Interface). IP ядро под держивает 1, 2 или 4 полосы переда чи данных с максимумом полезной нагрузки 256 байт. Применяется 64 битный интерфейс с шириной поло сы передачи данных 16 бит на канал и частотой до 125 МГц. Высокоскоростные трансиверы ПЛИС Cyclone IV GX способны функционировать независимо друг FPGA Fabric FPGA to Fabric Interface Tx Фаза компенсация Канал передатчика PCS Byte Orde ring Преобра зователь в парал лельный код Tx Output Buffer Rx Input Buffer CDR Word Aligner Rate Match FIFO 8В10В Кодер 8В10В Декодер PCS to PMA Interface Канал передатчика PMA Канал приемника PMA Канал приемника PCS Rx Фаза компен сация PCI Expresshard IP PIPE Interface Преобразо ватель в последова тельный код Преобразо ватель в последова тельный код Преобра зователь в парал лельный код Рис. 5. Структурная схема модулей ввода вывода для трансивера Cyclone IV GX PMA (Analog) RX Data Clock Recovery Unit MPLL Преобразователь в параллельный код Преобразователь в последова тельный код MPLL Reference Clock Reference Clock TX Data PCS (Digital) RX PCS Bypass TX PCS Bypass World Aligner Rate Matching FIFO 8B/10B Декодер Byte Deserializer Byte Ordering RX Phase Compensation FIFO PIPE Interface PCIe Hard IP Transaction Layer 8B/10B Кодер Byte Serializer TX Phase Compensation FIFO PIPE Interface PCIe Hard IP Transaction Layer Pipe, PCIe Hard IP To FPGA Logic Froma FPGA Logic Рис. 6. Блок схема подсоединения Cyclone IV GX к PMA и PCS Таблица 2. Протоколы, поддерживаемые ПЛИС Cyclone IV GX Протокол EP4GX30 и младше (Гбит/с) EP4GX50 и старше (Гбит/с) Basic Ддо 2,5 До 3,125 PCI Express Gen1 2,5 2,5 Gigabit Ethernet 1,25 1,25 SDI SD/HD – 0,27…1,488 3G SDI – 2,97 Serial RapidIO ® – 1,25…2,5, 3,125 10G Ethernet (XAUI) – 3,125 CPRI – 0,6144…1,2288, 2,45…3,072 OBSAI – 0,75…1,536, 3,072 Serial ATA (SATA) Gen1, Gen2 – 1,5; 3,0 3G Basic – до 3,125 DisplayPort 1,62 2,7 V by One – 3,0 © СТА-ПРЕСС