СОВРЕМЕННАЯ ЭЛЕКТРОНИКА 2011-7

В ВЕДЕНИЕ Сетевой интерфейс Ethernet полу чил очень широкое распространение при построении локальных сетей. По мере развития технологии скорость передачи данных увеличивалась, и версия 1 Гб/c является самой распрост ранённой на данный момент. Достои нствами этого интерфейса являются высокая скорость передачи данных, возможность связимежду двумя любы ми устройствами и простота построе ния сети. О СНОВНЫЕ ПОЛОЖЕНИЯ Общие принципы сетевого взаимо действия описываются моделью OSI (Open Systems Interconnection), соглас но которой существует семь уровней связи открытых систем. При этом сете вой контроллер работает на двух ниж ПРОГРАММИРОВАНИЕ 64 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 7 2011 них уровнях – физическом (physical layer) и канальном (data link layer). Структурная схема контроллера изоб ражена на рисунке 1. Физический уро вень, как правило, выполняется в виде отдельноймикросхемы (далее по текс ту PHY), так как выполняет цифровые и аналоговые функции. На плате SP605 установлена микросхема PHY Alaska M88E1111. К сожалению, подробная документация на эту микросхему от сутствует в свободном доступе в Ин тернете, поэтому с принципами рабо ты физического уровня можно озна комиться на примере аналогичной микросхемы DP83865 [1] фирмы Na tional Semiconductor. Интерфейс PHY с передающей сре дой называется MDI (Media Dependent Interface) и, как следует из названия, зависит от выбранной среды переда чи. На плате SP605 используется витая пара. Канальный уровень Ethernet MAC (далее по тексту MAC) реализован на ПЛИС как часть системы на кристал ле. Интерфейс между PHY иМАС не за висит от среды передачи данных, но зависит от режима работы контролле ра. На рисунке 1 обозначены основ ные типы этого интерфейса: ● MII (Media Independent Interface) – интерфейс передачи данных для скоростей 10 и 100 Мб/с. При этом режиме работы данные передаются полубайтами (nibble); ● GMII (Gigabit Media Independent In terface) – интерфейс передачи дан ных для скорости 1 Гб/с. Данные пе редаются байтами; ● RGMII (Reduced Gigabit Media Inde pendent Interface) – в этом режиме работы данные передаются полубай тами, но на обоих фронтах синхро сигнала. Контроллерможет обмениваться дан ными в полудуплексном и полнодупле ксном режиме. В первом случае одно временно возможен только приём или передача. В случае одновременной активации нескольких передатчиков возникает коллизия. Приполнодуплекс ном режиме коллизии исключены. Версия контроллера, описанная в данной статье, поддерживает только полнодуплексный режим с интерфей сомGMII. Все исходныефайлыпроекта приведены в архиве verilog_sources.zip на сайте журнала. Рассмотрим более подробно работу канального уровня контроллера, реализованнуюнаПЛИС. С ТРУКТУРА КАНАЛЬНОГО УРОВНЯ КОНТРОЛЛЕРА За основу при построении модели был взят контроллер фирмы National Semiconductor DP83820 [2]. Блок схе ма модели показана на рисунке 2. Об мен данными с внешней памятьюпро изводится через шину Wishbone, ши роко используемую при построении систем на кристалле. Подробная спе цификация шины приведена в [3]. Управление схемой производится при помощи регистров, расположен ных в файле ops_regs.v . Эти регистры находятся в адресном пространстве Шина Wishbone Контроллер шины Wishbone (wb_cntr_g.v) Контрольные регистры Контроллер буфера передатчика (tx_bufmgr.v) Интерфейс с физическим уровнем (tx_mac.v) Интерфейс с физическим уровнем (rx_mac.v) Контрольная сумма (CRC) Контроллер буфера приёмника (rx_bufmgr.v) Tx FIFO Rx FIFO 32 32 32 32 32 8 8 Рис. 2. Блок схема канального уровня Канальный уровень Ethernet MAC (FPGA) MII GMII RGMII Физический уровень Ethernet PHY (Marvell 88E1111) Magnetics Генератор 25 МГц Светодиоды статуса RJ%45 Рис. 1. Структура сетевого контроллера HDL реализация сетевого контроллера Gigabit Ethernet Алексей Гребенников (г. Актау, Казахстан) Статья содержит описание сетевого контроллера Gigabit Ethernet на языке Verilog и его реализацию в среде Xilinx PlanAhead для отладочной платы SP605, содержащей ПЛИС семейства Spartan 6. Симуляция проекта проводилась в среде ModelSim. © СТА-ПРЕСС