СОВРЕМЕННАЯ ЭЛЕКТРОНИКА 2011-3

дого режима с точностью, указанной в таблице. В режиме 18 битной точности DSP блок может быть настроен на поддержку двойного умножения (см. рис. 1) или в автономном (независи мом) режиме на одинарное умно жение, как показано на рисунке 3, при этом выходное разрешение не превышает 32 бит. В режиме высо кой точности следует настраивать каждый DSP блок переменной точ ности для реализации умножителя 27 × 27 или 18 × 36, как показано на рисунке 4. Для расширения и поддержки необ ходимого диапазона точности каждый DSP блок ПЛИС Stratix V соединяется каскадно посредством 64 битной кас кадной шины с другими аналогичны ми блоками. Использование подобно го соединения при реализации трёх независимых умножителей 18 × 18 в случае применения DSP блоков фик сированной точности требует четырёх таких блоков, а при использовании DSP блоков необходимо всего два бло ка с полным разрешением 36 бит (см. рис. 5). Новые решения, использованные в ПЛИС Stratix V, позволяют реализовать оптимизированные структуры высо копроизводительных КИХ фильтров и БПФ. Разрабатываемые устройства ЦОС с блоками переменной точности становятся в два три раза эффектив нее в сравнении с устройствами ЦОС, выполненными, например, на DSP блоках с фиксированной точностью 18 × 25. ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 68 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 3 2011 18 битный набор коэффициентов Сумматор накопитель 72 бита 64 бита 18 × 18 64 бита 18 × 18 Х + – + – Σ + – +/– +/– 18 битный набор коэффициентов Входной регистр Промежуточный мультиплексор Выходной мультиплексор Выходной регистр Х 18 битный набор коэффициентов Сумматор накопитель 72 бита 64 бита 18 × 18 64 бита 18 × 18 Х + – + – Σ 64 бита + – +/– +/– 18 битный набор коэффициентов Входной регистр Промежуточный мультиплексор Выходной мультиплексор Выходной регистр Х 36 бит Х 18 18 36 бит Х 18 18 36 бит Х 18 18 Рис. 5. Каскадное соединение двух блоков DSP переменной точности Х + – 64 битный Acc Режим суммирования Независимый режим 37 32 32 18 18 Х 18 18 Х 18 18 18 18 Х Конфигурация Рис. 3. Конфигурации DSP блока для режима суммирования и независимого режима Acc Reg 64 Конфигурация Входной регистр Х 27 × 27 27 бит 27 бит Acc Reg 64 Входной регистр Х 18 × 36 36 бит 36 бит Рис. 4. Конфигурации DSP блока для режима работы с высокой точностью © СТА-ПРЕСС