СОВРЕМЕННАЯ ЭЛЕКТРОНИКА 2011-3

ПРАКТИЧЕСКАЯ ЭЛЕКТРОНИКА заменить операцией, выполняемой на одном умножителе и одном сумматоре, как показано на рисунке 8. Точность выбранного режима определяется тем, будет ли использоваться двойной 18 битный или один 26 битный предва рительный сумматор. Последний мо жет быть настроен для вычитания, по этому DSP блок применяется и для выполнения суммирования квадратов разностей. Алгоритм дискретного БПФ в DSP блоке переменной точности реализу ется с использованием комплекса умножителей. Причём DSP блок, оп тимально поддерживая алгоритм БПФ, реализует его в несколько этапов, обеспечивая тем самым более широ кий динамический диапазон и низкий уровень шума. Особенности структу ры БПФ в DSP блоке переменной точ ности показаны на рисунке 9. При ре ализации алгоритма БПФ предъяв ляются повышенные требования к точности DSP блока только в части умножителя. Для приложений высокой точнос ти, в частности БПФ с плавающей точ кой, при использовании комплекса умножителей 27 × 27, необходим кас кад из четырёх DSP блоков перемен ной точности, настроенных в режим высокой точности. Используемая ар хитектура DSP блока для дискретно го БПФ содержит ряд новых техни ческих решений: 26 битный пред варительный сумматор позволяет осуществить оптимизацию операции 18 × 25; возможность двойного умно жения 18 × 18 позволяет получать действительные или мнимые числа в одном блоке. Реализация режима 8 × × 36 обеспечивает более высокую точ ность DSP блока. Применение 64 раз рядной каскадной шины позволяет соединять блоки DSP без потери точ ности. Таким образом, использование ар хитектурыDSP блока переменной точ ности Stratix V FPGA обеспечивает раз личные уровни точности, в том числе реализацию операций с плавающей точкой. Разработчики устройств ЦОС могут в одном блоке реализовать сум матор 27 × 27 как для выполнения при ложений в высокоточных операциях с фиксированной точкой, так и для дополнительных приложений при выполнении операций с плавающей точкой. Структура схемDSP блоков перемен ной точности, входящих в архитектуру ПЛИС Stratix V, оптимизирована для обеспечения максимальной эффек тивности при реализации КИХ фильт ров и БПФ. Реализация указанных ал горитмов с использованием схемDSP блоков переменной точности во многих случаях требует только поло вины ресурсов DSP по сравнению с конкурирующими решениями. Такое преимущество сказывается в конечном счёте на стоимости создаваемого уст ройства. Кроме того, использование разработчиком нескольких DSP бло ков не приводит к снижению точности алгоритмов цифровой обработки сиг налов. Таим образом, новая архитектура DSP блока переменной точности ПЛИС Stratix V FPGA обеспечивает повышенную производительность системы, пониженное энергопотреб ление и снимает ряд ограничений при реализации популярных алго ритмов цифровой обработки сиг налов. 71 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 3 2011 Реклама © СТА-ПРЕСС